Инженер-схемотехник RTL-модели СБИС

Аватар пользователя Гость
Работодатель: 

Группа компаний "ЭЛВИС"

Условия работы
Место работы: 
Зеленоград
Минимальная заработная плата: 
от 0 рублей в месяц
Занятость (график работы): 
полный рабочий день
Условия работы: 

Работа в ЗАО "Элвис-НеоТек" - http://www.elvees.ru - одном из лидеров на рынке охранных технологий, систем безопасности и бизнес-мониторинга.
- официальная заработная плата;
- соблюдение ТК РФ;
- дружный коллектив грамотных специалистов;
- возможности профессионального развития и роста;
- разработка ведется на современном оборудовании (производительные компьютеры, большие мониторы);
- социальный пакет (мед.страховка, фитнес, футбол, настольный теннис, корпоративные мероприятия).

Обязанности: 

- разработка синтезируемых verilog RTL-моделей IP-ядер.

Требования к кандидату
Образование: 
высшее
Опыт работы: 
от 1 года

- знание Verilog/SystemVerilog;
- опыт разработки синтезируемых RTL-моделей;
- приветствуется опыт разработки в FPGA, ASIC;
- приветствуется опыт работы в ОС linux.

Контактная информация
Контактное лицо: 
Фролова Светлана