Ведущий инженер-схемотехник RTL-модели СБИС

Аватар пользователя Гость
Опубликовано Гость в Sat, 09/06/2012 - 10:39
Работодатель: 

Группа компаний "ЭЛВИС"

Условия работы
Место работы: 
Зеленоград
Минимальная заработная плата: 
от 0 рублей в месяц
Занятость (график работы): 
полный рабочий день
Условия работы: 

Работа в группе компаний - одном из лидеров на рынке охранных технологий, систем безопасности и бизнес-мониторинга.
- официальная заработная плата;
- соблюдение ТК РФ;
- дружный коллектив грамотных специалистов;
- возможности профессионального развития и роста.

Обязанности: 

- разработка синтезируемых verilog RTL-моделей IP-ядер;
- интеграция системы-на-кристалле на уровне IP-ядер.

Требования к кандидату
Образование: 
высшее
Опыт работы: 
от 1 года

- знание Verilog/SystemVerilog;
- опыт разработки синтезируемых RTL-моделей в одной из областей: микропроцессорные системы, устройства видео ввода-вывода (VGA, CMOS-сенсоры), контроллеры стандартных шин для передачи данных (USB, Ethernet, SATA, I2S), контроллеры памятей (SDRAM, DDR, SD MMC);
- приветствуется опыт разработки в FPGA, ASIC;
- приветствуется опыт работы с шинами AMBA AHB, AXI;
- приветствуется опыт работы в ОС linux.

Контактная информация
Контактное лицо: 
Фролова Светлана
  • 322 просмотра